本周一(5月25日)在上海举行的国际电路与系统研讨会(ISCAS 2026)上，华为发布韬(τ)定律，引发业界高度关注。
华为公司董事、半导体业务部总裁何庭波在主旨演讲中提到，按照韬定律路线，将于今年秋季面世的麒麟手机芯片率先采用了逻辑折叠（LogicFolding）技术，性能大幅提升。
根据演讲的内容，华为新麒麟芯片（未公布正式名称）相比传统的 2D 设计芯片，晶体管密度提升 53.5%，达到 238 MTr / mm²，产品CPU核心主频峰值回升至3.1GHz（麒麟9000曾达到过），较上一代(麒麟9030 Pro)提升12.7%，能效较上一代提升41%。
那么相比台积电的先进制程工艺，华为将于今年秋季推出的，基于韬定律的芯片处在什么水平位置呢？
先来看晶体管密度，新麒麟芯片每平方毫米可容纳2.38亿个晶体管，高于台积电5 nm工艺制程的1.71亿个晶体管的水平，接近台积电3 nm工艺制程区间水平(2.5-2.9亿个晶体管)的下限。
再来看核心主频峰值为3.1GHz，性能区间落在台积电 5nm 工艺主流水平内，但未触及5nm上限；对比台积电 3nm 工艺 3.7–3.8GHz 的主频峰值存在差距。
此外新麒麟芯片能效较上代提升 41%，迭代幅度高于台积电 5nm、3nm两代工艺。
华为还提出远景目标，至2030年麒麟芯片的主频将从今年的3.1GHz提升到4.2GHz，2031年等效1.4nm工艺的可以直接到5.0GHz，晶体管密度预计达到 400+MTr / mm²。
另据财联社，在何庭波主旨演讲发布“韬（τ）定律”概念后，由何庭波署名的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》已提交至中国科学院科技论文预发布平台。
这篇论文不仅详细介绍了“韬（τ）定律”，也指明了与之相关的混合键合、TSV、光互联等多个技术方向。
论文观点显示，未来十年，逻辑折叠技术预计将从局部关键路径折叠，演进为全面、多层级的折叠架构——即在单个封装内集成三层、四层甚至更多有源层堆叠。
这一演进将有赖于两大技术支撑：一是低温混合键合技术，有助于放宽各堆叠层之间的热预算要求；二是TSV（硅通孔）落点下移，从顶层金属层下移至M6金属层，此举可释放超过30%高层布线资源。
论文还提出，在每颗AI芯片400 Gb/s的带宽水平下，铜缆互连仍然是成熟、可靠且易于实现的方案。但当单芯片带宽提升至数 Tb/s 级别时，铜互连在物理层面将难以为继。由此，华为半导体开发了高密度光互连节点引擎（High-density Optical-interconnect-Node Engine，Hi-ONE）——一种近封装光引擎。
该方案可为每个模块提供8 Tb/s带宽，并通过单条光链路实现与AI芯片UB带宽相匹配的传输能力。它将SerDes（电串行器）所需传输距离从约100厘米缩短至约5厘米，并将传输距离从不足1米扩展至100米，从而使面向分布式、吉瓦级数据中心的高密度互连在物理上真正具备可实现性。
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